高密度、高多層、多ピン設計において、「ネットなし配線」を活用することで、設計意図を柔軟かつ効率よく反映できます。

ウィザード機能により、小型基板や高周波基板設計に欠かせない規則正しいコイル配線を瞬時に自動生成します。

DSNファイルを出力することで、各種シミュレータ（DEMITAS NX、SIGNAL ADVISER等）とスムーズな連携が可能です。

同種基板の多数面付けはもちろん、異種基板の複数面付けも可能となりました。

メッシュ状のベタ形状が作成可能となり、UL規格や透明基板にも容易に対応可能となりました。

高周波設計で多用する角配線が可能となりました。エンドキャップが角となり、配線角度は直角はもちろん、任意で変更することも可能です。

PCB設計時に製造性を考慮した確認を行うことで、基板製造時の無駄な出戻りがなくなります。安価なCADには搭載されていないDFM製造チェック（MRC）機能の充実をQuadceptは随時行います。

PCB設計中、リアルタイムでDRC設定を確認することができます。クリアランスなど、各種設計ルールを考慮した配線作業が可能となるため、無駄な作業の出戻りがなくなり、品質向上が実現します。

ハイスピード配線に対応するため、差動ペア配線、配線長コントロールをDRC設計規則により容易に作業できます。 また、クリック回数を極限まで減らした押付け配線やならい配線、最短経路を自動検索する半自動配線にも対応しております。

今まで目視チェックで時間を要していた高密度設計のBGA周りなど、通常のDRCでは設定しきれない領域に対し、別途DRC設定を追加することが可能です。配線幅やクリアランス、ビア形状など、特別な設定値をダイレクトで反映させることが可能です。

プリント基板の設計工程から製造/部品実装工程へ確実に情報伝達するための統合されたデータベースODB++フォーマットに対応しました。グローバルな企業間コミュニケーションデータとしてご使用いただけます。

各ネット名に対し、1つのテストランドを自動生成する機能を搭載しました。 自動生成後はテストランドだけを連続で配置することが可能です。今までの個別で作成/配置していた面倒な作業が解決いたします。

差分比較機能を強化しました。対象は、「回路図 to 回路図」「回路図 to PCB」「PCB to PCB」「PCB to 回路図」となり、設計変更時のフォアードアノテーション、バックアノテーションはもちろんのこと、回路図同士、PCB同士での新旧データでの差分比較も可能です。

フットプリント作成時やPCB設計時に各種禁止領域の入力が可能です。 種類は、「部品の高さ制限」「ドリル配置制限」「禁止ネット制限」が対象で、DRCエラーとして検出可能です。なお、任意の部品領域が追加でき、高さ情報も入力できます。IDF出力時に部品領域としても使用可能。

今までラインと円弧の組み合わせで作成に時間がかかっていた、異極性間の沿面距離を確保するためのスリット入力や、面付け時の基板外形スリット入力やミシン目入力がラインを入力する感覚でスピーディに作成できる機能を追加しました。

電子製品の組立てにおいて高い品質と信頼性を確保できるIPC規格の数値を入力することで、部品ウィザードでは部品パッド配置、正式外形、寸法線、シルク形状を自動生成できます。この機能により部品作成時間の大幅短縮が可能です。

電源/GND強化用ベタ入力、内層ベタ入力、表層自動ベタ入力において、サーマル自動生成、障害物へのクリアランスリアルタイム更新、自動浮島削除機能を搭載。スピーディーなベタ編集作業を実現。

各ネット毎のデザインルールはもちろんのこと、ネットクラス設定によるグルーピングされたDRCも可能。製造を考慮したシルクtoレジストやレジストtoパターンなど対象となる項目、数値、層を任意で登録するDRCカスタマイズが可能です。

基板設計データを３Dフォーマットで出力し、筐体データとの連携を実現。試作製造段階で確認していた部品衝突・熱対策などを試作前に確認することができ、設計コスト、設計時間を大幅に短縮することが可能となります。

中心座標を維持したまま、同心円状にオブジェクトを生成。取付穴のドリルを基準に禁止領域を作成したり、配線スペース確認の為、配線を一時的に一定のクリアランスを保って等間隔に配置したい場合などに便利です。